關鍵路徑是指設計中從輸入到輸出經過的延時最長的邏輯路徑。優化關鍵路徑是一種提高設計工作速度的有效方法。從輸入到輸出的延時取決于信號所經過的延時最大路徑，而與其他延時小的路徑無關。在優化設計過程中關鍵路徑法可以反復使用，直到不可能減少關鍵路徑延時為止。EDA工具中綜合器及設計分析器通常都提供關鍵路徑的信息以便設計者改進設計、提高速度。